台积电之所以如此强大，背后是制程与良率的双重驱动力。5nm工艺已经进入大规模市场化阶段，而芯片巨头们正迈向下一轮制程竞赛：三星宣布其即将推出的3nm工艺将采用全栅极（GAA）FET技术，而台积电计划在3nm时进一步扩展FinFET，并计划2024年左右迁移到2nm的纳米片FET。
先进制程一直是芯片厂商竞争的焦点，不仅追求摩尔定律的平衡，也成为营销策略的一部分。但更先进的制程代表了技术领导地位和高性能、低功耗，因此备受关注。然而，除了研发先进制程，良率同样重要，它直接影响到芯片成本和产品质量。
一般而言，在新节点诞生的过程中，需要经过前期研发和后期验证，在风险试产中逐步提升良率，然后才能正式量产。通常情况下，达到85%以上才能顺利量产，但这并不是一个标准参考线，每家公司对良率有不同的认定标准。
对于提高良率而言，没有放之四海而皆准的统一标准。“消费级产品如手机由于量大，其制造流程较为简单，因此良率相对较高；而汽车或航空等行业则需要更复杂的制造流程，对于这些产品，其最终良率会比消费类低，但售价也相应更高。”普迪飞半导体公司资深技术总监王健指出。
尽管较低的芯片良率可能会影响最终成品，但它与产品合格率有所区别。“在芯片制造过程中，有各种不确定因素，如缺陷、环境污染等，最终生产出来的是一些不确定性，即使不满足某些指标，也无法正常交付，所以正常产品占比就是 良率。”王健解释道。
因此，对于芯片企业来说，提高良率直接反映了投入资源可回收比例，因此也直接影响成本。“从评估整个成本角度来讲，好坏程度是一个非常重要的问题，因为它决定了每一颗正常芯片分摊到的实际成本。”王健说。
此前半导体材料厂商Entegris执行副总裁及首席运营官Todd Edlund曾表示，对于3D NAND晶圆厂1%提高可能意味着每年1.1亿美元净利润；对于尖端逻辑晶圆厂来说，这样的提升意味着1.5亿美元净利润。这表明提升好的设备效能可以视为摩尔定律延续的一个方面。
虽然摩尔定律被认为是集成电路领域经济学上的规则，它包括了一些经济成本考虑，以及不同阶段都做出了相关核算控制。不过，与此同时，由于开发更多先进制切换变得更加困难，如IBS数据显示，一款3nm设计开发费用达到了5.9亿美元，这促使超越“More Moore”思维出现，更优化电路设计系统算法以及异构集成被纳入其中。在这样的背景下，不仅是在非最先进层面上提升设备效能也是有效延续摩尔定律的一种方式。
